端子座那边掉多少？（带负载测）
可以用万用表直接测一条线的两端，看看线压降多少，如果你万用表是准的，那180mR就很高了，可能是线有问题，虚标线
1.单片机测出的波形是好的，驱动输出驱动波形在电压大于20V时，波形长得和VS对地波形一样，就像我之前上传的图片蓝色部分一样，
2.我有硬件保护，但是硬件保护后，这个周期是低电平，但是实际波形出现三个像尖峰一样的波形，因此可以排除硬件保护
3.电感趋于饱和，我换了一个更大饱和电流的电感，出现的现象一模一样，都是电压高于20V就会出问题
4.加大自举电容，我将100nf换成470nf，效果好了一点点，到26V才出现这个问题，但是加大到1uF，还是26V出问题，
5.我加了RC吸收电路，采用4.7R+0.8nF,也有一点效果，对于（AP68N06G这个管子做上管，可以到40V，但是对于csd19531q5A这个管子，一点用都没有）
6.我已经尝试了很多方法，但是都没有测得解决这个问题，大佬有新的思路吗？
- 我的负载在20R和6R时的现象是一样的，我的自举电容实际选用的是100nF，之后我将100nf换成470nf，效果好了一点点，到26V才出现这个问题，但是加大到1uF，还是26V出问题
- 我换了一个更大饱和电流的电感，现象不变，降低频率到40K，问题还是一样，
- 抑制尖峰和振铃： 我加了RC吸收电路，采用4.7R+0.8nF,也有一点效果，对于（AP68N06G这个管子做上管，可以到40V，但是对于csd19531q5A这个管子，一点用都没有）
- 控制方式改进：我想先把电路测试的没问题了再上闭环，不然我的增益不确定（低压时符合预设，高压时增益就会不确定），这样上闭环也没办法救我的电路吧
兄弟，你这波交叉验证排查做得很漂亮，变量控制得很好。把干扰项一个个排除后，结合你给出的这5点信息，尤其是第5点（AP管子能扛到40V，而CSD管子26V就拉胯），这就是破案的最核心线索！
现象背后的根本原因可以锁定为：CSD19534/19531 这类管子开关速度太快了（极低的 Q_g 和 R\_{DS(on)} ），由此产生的巨大的 dv/dt 和 di/dt 在高压下引发了严重的电磁干扰和瞬态电压，直接把你的“驱动IC”打懵了。 老款的AP管子因为寄生电容大、开关慢，反而误打误撞地起到了“缓冲”作用。
虽然MCU出来的波形是完美的，但驱动IC在恶劣的功率环境下“罢工”了。针对这个情况，建议你从以下四个方向下猛药：
1. 强行让 CSD 管子“慢下来”（最关键的一步）
好马配好鞍，开关极快的管子如果 PCB 布局（尤其是回路寄生电感）有一点瑕疵，就会产生极其恐怖的振铃。
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对策： 检查你的驱动输出到 CSD 管子 Gate 极之间有没有串联栅极电阻（Gate Resistor, $R_g$）。如果没有，或者阻值极小（比如0Ω或2.2Ω），请立刻割线串联一个 10Ω 到 22Ω 的电阻。
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目的： 强行降低它的开启和关断速度，削弱 dv/dt。在测试阶段，宁可牺牲一点点开关损耗导致管子微发热，也要先把波形稳住。
2. 钳位 VS 节点的“负压尖峰” (防驱动芯片死机)
在死区时间内（电感电流通过下管体二极管续流时），或者上管极速关断的瞬间，VS（开关节点）会被寄生电感拉出极其深的反向负压。
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隐患： 大多数半桥/高低侧驱动 IC（如 IR2104, EG3012 等）的 VS 引脚只能承受非常有限的负压（通常是 -2V 到 -5V 的瞬态）。如果超标，驱动 IC 内部的高侧逻辑电路就会瞬间错乱，输出你看到的“毛刺尖峰”或直接强制关断。
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对策： 在驱动 IC 的 VS 引脚 和 驱动 IC 的逻辑地 (PGND) 之间，尽可能短地并联一个肖特基二极管（阳极接 PGND，阴极接 VS）。推荐使用 BAT54 或者 SS14。把这个负压强行钳位在 -0.5V 左右，保护驱动 IC。
3. 升级自举二极管的耐压与限流
你提到换大自举电容有微弱改善，这说明高侧确实处于“缺电”的边缘。
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隐患： 你原理图里（虽然有点糊但大概能猜到）用的自举二极管是 SS14。SS14 的耐压只有 40V！当你的输入电压达到 26V 时，加上高速开关产生的振铃峰值，绝对有可能瞬间超过 40V。一旦击穿或发生雪崩漏电，自举电容里的电荷就会被瞬间抽干，高管就会因为欠压保护（UVLO）而关断。
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对策： 1. 把 SS14 换成耐压更高的二极管，比如 SS110 (100V) 或者超快恢复二极管（如 ES1B, US1M 等）。
2. 在自举二极管和自举电容之间，串联一个 2.2Ω ~ 4.7Ω 的限流电阻。这能有效防止开关瞬间的高频噪声通过自举电容直接窜入驱动 IC 的 VDD 电源。
4. 排查驱动 IC 的供电与“地弹 (Ground Bounce)”
虽然 MCU 输出好，但驱动 IC 接收到的信号是以它自己的 GND 为参考的。
- 对策： 确保驱动 IC 的 VCC 引脚到它的 GND 之间，有一个 0.1uF (100nF) 的高频去耦陶瓷电容，且这个电容必须紧贴驱动 IC 的管脚。如果 di/dt 导致功率地跳动剧烈，驱动 IC 会误以为输入端的 PWM 信号在疯狂翻转。
建议你第一步先试着给上管 Gate 串个 15Ω 左右的电阻，看看 26V 时波形能不能稳住。
你补充的这些信息很关键，基本可以排除单纯的 DCM 问题了 ——20R 和 6R 差了三倍多负载电流，现象却一样，这不符合 DCM 的特征（DCM 应该是负载越重越难出现）。
核心问题判断：不是 DCM，是MOS 管高速开关导致的驱动振荡 / 源极电感效应
你换不同 MOS 管表现天差地别，这是最关键的线索。
CSD19531Q5A 是 TI 的 NexFET 工艺，开关速度极快，di/dt 和 dv/dt 都非常猛。AP68N06G 相对慢一些，所以 RC 吸收还能压住，换 CSD19531 就压不住了。
具体发生了什么：
源极共感电感效应（Common Source Inductance）
- 你的 VS 节点（MOS 源极）走线肯定有寄生电感，几 nH 到几十 nH 都有可能
- CSD19531 开通瞬间 di/dt 极高，在源极寄生电感上产生一个压降：V = Ls × di/dt
- 这个电压是 “源极电位被抬升”，等效于 Vgs 被拉低
- di/dt 大到一定程度，Vgs 直接被拽到阈值电压以下，MOS 管刚开通就被硬生生关断
- 关断后电流下降，di/dt 反向，Vgs 又回升，管子再开通…… 形成振荡
- 你看到的 “尖脉冲”，其实就是 MOS 开了又关、关了又开的振荡波形，不是正常的导通平台
这也解释了其他现象：
- 自举电容增大有改善但有限：自举电容大了，驱动电源更 “硬”，Vgs 不容易被拉垮。但根本问题是 di/dt 太高，所以加到 1uF 就到瓶颈了
- 降频没用：这是开关瞬态的问题，和周期长短没关系
- 换大饱和电流电感没用：不是电感饱和，感值没变的话纹波大小也没变
- DS 间 RC 吸收对 CSD19531 无效：RC 吸收主要压 dv/dt，而你这个问题的主因是 di/dt 导致的源极电感效应，DS 电容影响有限
怎么解决
① 最直接有效：栅极串电阻降速（强烈建议先试）
在 CSD19531 的栅极上串一个电阻，10Ω~100Ω 之间试，放慢开关速度，把 di/dt 降下来。
NexFET 这种高速管不加栅阻直接驱动，很容易炸驱动或者出振荡。你现在的驱动电阻 R1 是多少？原理图上看 R1 标了 10R？如果已经有 10Ω，加到 22Ω、47Ω 再试试，应该能看到明显改善。
代价是开关损耗会增加一点，但你现在 100KHz、几十 V 的工况，完全在可接受范围内。
② 优化驱动回路，减小寄生电感
- 驱动芯片输出到 MOS 栅极的走线尽量短、尽量粗
- 栅极驱动的回流路径（驱动地→源极→栅极→驱动输出）围成的面积要最小化
- 自举电容要紧靠驱动芯片的 VB 和 VS 引脚，不要走长线
③ 栅源之间加小电容或钳位
- GS 之间并一个几百 pF 的小电容（比如 220pF~1nF），可以抑制栅极振荡，但会减慢开关速度，和栅阻效果类似
- 或者并一对背靠背的齐纳二极管（比如 12V+15V），直接把 Vgs 钳位在安全范围，防止过压和振荡
④ 确认一下 Boost 侧的管子状态
你这是 Buck-Boost 结构，Boost 侧的下管 Q2 是常关还是也在同步开关？如果 Q2 也在开，它的 di/dt 会通过电感耦合过来，让问题更复杂。测试阶段可以先把 Boost 侧管子彻底关断，只跑 Buck 模式，排除干扰。
关于闭环的问题
你说得对，先把开环波形调正常再上闭环。
闭环解决的是 “输出电压稳不稳” 的问题，救不了硬件层面的开关异常。如果硬件上 MOS 管一开就振荡、甚至误导通 / 误关断，你占空比调得再精准也没用，环路反而可能因为这个异常波形变得更不稳定。
先把栅阻加上，把 VS 波形调成干净的方波，增益自然就确定了，到时候再算补偿参数也不迟。
你先试试加栅极电阻，22Ω 起步，不行再往大调，看看 26V 以上的波形能不能恢复正常。
大佬您好，我有一个问题，在工作在buck模式下时，第一个状态为Q1，Q3导通，Q2,Q4关断，第二个状态Q2,Q3导通，Q1，Q4关断。此时Q4一直关断，Q3的自举电容没法对地充电，只能对SW2节点充电，导致Q3的UGS电压不够。
代码看了没，实际代码里不是一直导通，是百分之九十多的占空比，保证自举电容有充电时间
谢谢大佬！感觉懂了点 但是又不是太懂！
第一步 设计时候要把buck穿越频率 依靠波特图测试出来吗？还是靠仿真软件啊？测试的话 咱实际咋做的？boost侧同理也有这样的疑问！
第五步 Kadc 计算公式里的Kdiv 是咱原理图中的电压放大倍数，0.062那个值吗？ KPWM应该是30000，这里的Kanalog 我理解是一个随时调整的可变的参数。
第六步 硬件计算补偿 这个STM32G474有参考文档吗？想进一步先了解下
大佬 您好 我想问一下 最近在研究这个项目代码的时候 看到adc1被配置成四个通道采样 并且四倍过采样 然后adc的时钟频率是170MHz的四分配 也就是42.5MHz 然后翻阅手册和代码 2.5的时钟周期采样 12.5个周期转换和0.5个周期延迟。然后gpt和我说还要乘以两个四倍对应四个通道和四倍过采样。这样我算一次adc转换要比pwm的181KHz的一次时钟周期要长，这会导致要两个开关周期才会一次完整的四通道adc转换吗。是不是哪里我看错了还是理解不对，或者是只要adc采样的2.5个周期位于开关开启的中间就行了。
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你的计算没错：16 次转换 ≈ 5.84μs，确实比 181kHz 开关周期（5.52μs）长一点点。
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但"两个开关周期才完成一次四通道转换"不是问题：数字电源的控制环只关心采样时刻对齐（通常 PWM 中点），不要求所有转换在一个周期内完成。电流环通道优先同步采样，其余通道轮转即可。
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"2.5 个周期在开关开启中间"这个说法不准确：2.5 周期是采样保持时间（≈59ns），不是可定位的窗口。要定位的是触发时刻——用定时器 TRGO 触发 ADC，让它在中点采样。
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想一个周期内扫完也简单：过采样 4 倍降到 2 倍，8 次 ≈ 2.9μs，轻松放下。
一句话：采样点踩得准比扫得快重要得多。 数字电源的 ADC 时序设计，90% 的工作是让那个触发沿精确落在 PWM 的正确相位上。
好滴好滴 原来如此 谢谢大佬解惑 
我复刻的ADC采集也存在不准确，部分数据通过改软件，误差就没那么大。可能是我在布局方面存在错误。
自己重新画板了？
检查一下焊接有没有问题，有没有虚焊，检查一下采样部分供电和输出有没有问题
F103与G474差别大多了…
如果你自己会改程序和调试的可以用F334
做数字电源必须要有HRTIM外设，做数控电源（环路控制交给专门的模拟电源芯片）就可以用F103
请问下作者在选择adc采样时是怎么考虑的，为什么设置左下桥的中间呢？我认为这不能采到平均电流吧？同时尤其是对于boost和mix模式下这样设置是否合适呢？ 求解答
先说结论：你的直觉一半对一半不对。中点采样在原理上是能拿到平均值的，但这个设计里"能不能拿到平均"，靠的其实不是触发点，而是采样前端；而 boost 模式下这个触发点确实会退化。
1. 中点为什么能等于平均？ 只要电流波形在一个周期内是一峰一谷的两段折线（CCM），上升段面积 = t₁·(Imin+Imax)/2，下降段面积 = t₂·(Imax+Imin)/2，总面积 = T·(Imin+Imax)/2，所以周期平均 = (Imin+Imax)/2；而任一段折线的时间中点，其瞬时值也正好是 (Imin+Imax)/2。这就是所谓"中点采样 = 平均电流"，跟 t₁/t₂ 是否相等无关。作者 CMP3 = CMP1>>1 就是这么取的。
2. 但你要注意采的是什么。 他采的是 Vin/Iin/Vout/Iout 四个端口量，不是电感电流。R13/R14 是串在输入/输出端口线上的 5mΩ 电阻，端口电容已经把电流滤成近似直流，所以采样点本质上不是在"抓斜坡的中点"，而是在挑一个电噪声最小的瞬间——左下管导通期间左桥 SW 节点被钳在 GND，上下管都不动作，远离开通尖峰、反向恢复和振铃，这是整个周期里最干净的窗口。所以这更多是抗噪选择，不是平均值选择。真要靠触发点取平均，得采的是电感电流。
3. Boost 模式确实是问题。 左桥上管 100% 常开时，左下管完全关断 → CMP1 = 0 → CMP3 = 0 → 触发点退化到计数起点，不再"在中间"，而且很可能正好压在 Timer F（Boost 桥）的开关边沿上，反而是最脏的时刻。这个模式建议把触发源切到 Timer F 的某个中点，或者干脆固定在一个两个桥都没动作的位置。
4. Mix 模式：两桥都在开关时，若成对动作（左上+右下 / 左下+右上），左下管中点确实落在"都没边沿"的窗口里，还行；但混合模式下电感电流斜率由 Vin、Vout 分别决定，D1≠D2 时波形会多出一段，这时"中点=周期平均"的等式不成立，需要按占空比加权或者整周期多点平均。
5. 顺手提一个时间预算问题：4 通道 × 4 倍过采样 × 15 个 ADC 周期 ≈ 240 周期 ≈ 5.65µs，已经超过 5.51µs 的开关周期。严格说只有第一路真正落在你设的中点，后面三路是顺延的，还可能出现触发丢失/覆盖。要么降过采样倍数或采样时间，要么用双 ADC 交错，要么一个周期只采最关键的一路电流。
蹲蹲，想问下uu有没有调试啊